| 집적 회로가 점점 더 복잡해지고 밀도가 높게 포장되면서 IC 제조업체가 더 향상된 장치 불량 분석 기술을                     개발하는 것이 중요해졌습니다.Logitech은 이러한 필요성을 인지하고 전체 웨이퍼 혹은 단일 IC에서 결함 highlighting과 분석의                   목적을
 위해 두 가지 구별되는 프로세스를 개발했습니다.Logitech 기술을 사용해 성공적으로 위치를 찾아낼 수 있는 불량은 다음을 포함합니다:
 - EOS (Electrical Over Stress)로 인한 Bond wire snapping
 - 부적절한 결합(bonding)으로 인한 bond wires 변형
 - 결합 패드(bonding pad)-bond wire 접합부 crack
 - EOS, ESD (Electro Static Discharge)로 인한 금속화 손상, 부식.
 - 금속 이온에 의한 작은 언덕(Hillock) 형성
 - 불순물, ESD 손상으로 이한 산화 층 결함, 에칭 과정으로 인한 구멍(pin-hole)
 - 광석(crystal) 결함 등 bulk 반도체 재료의 결함
 - 디자인 및 구성 결함, 층들의 배열 불량, 기하학적 결함
 - 개회로(open-circuit)로 이어지는 납 본체 인터페이스 부위 crack
    
  
  
  
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